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    • 用verilog hdl 语言编写数字钟源程序，译码器，60，24进制，选择器，分频器代码都写好怎么把它们弄到一起

    就是用自己写过的程序弄到一块 谢谢

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    推荐答案   2013-05-09
    做一个top module ，在此module里例化上述几个子模块。但是你需要确定top的输入输出信号，非端口信号但是子模块之间相互连接的线定义为wire型。
    温馨提示：答案为网友推荐，仅供参考
    其他回答
    第1个回答  2013-05-09
    放到一个目录，创建一个顶层调用它们。
    或者用 include
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