组合逻辑电路设计（使用Verilog HDL设计）：分别采用行为描述和结构描述设计一个一位全加器。

Question

如题，这是一道EDA技术考试的题目，答案要求通俗易懂，因为我基础不好。

Answer 1

行为描述
moudle (a, b, ci, cout, co);
input a, b, ci; // ci是进位输入
output cout, co; // cout是和，co是进位输出
reg cout;
reg co;
always @ ( a or b or ci )
begin
cout = a ^ b ^ ci;
co = (a & b) | (a & ci) | (b & ci);
end
endmodule

结构描述
moudle (a, b, ci, cout, co);
input a, b, ci; // ci是进位输入
output cout, co; // cout是和，co是进位输出

assign cout = a + b + ci;
assign co = (a & b) | (a & ci) | (b & ci);

endmodule

Answer 2

行为描述
moudle(a,b,ci,sum,c)
input a,b,ci;
output sum,c;
assign {c,sum}=a+b+ci;
endmodle
结构描述：
moudle(a,b,ci,sum,c0)
input a,b,ci;
output sum,co;
wire x,y,z;
xor #10 u1(x,a,b);
and #10 u2(y,ci,x);
and #10 u3(z,a,b);
or #10 u4(c0,y,z);
xor #10 u5(sum,c0,x);
endmodule
鸟春不错啊！！！这只是个人见解啊，不对不负责啊~~广东工业大学信息工程学院08电信（1）班不错啊~~本回答被提问者采纳

Answer 3

行为描述和结构描述互换吧

Answer 4

一定是08电信的

Answer 5

10电信2顶起