本设计采用自顶向下的芯片级设计策略，核心部分包括锁相环电路和显示器，其余功能模块则集成在Lattice公司的ispLS1016E单片器中。设计过程中，我们选择了由Lattice公司与DataI/O公司合作开发的ispEXPERTSYSTEM设计应用软件。这款高级设计工具基于Windows系统，支持多种设计输入方式，如VHDL、Verilog、ABEL-HDL以及原理图等。它具备逻辑功能仿真、器件时序仿真和逻辑综合等功能，是CPLD设计的现代化平台。
在移相器电路的设计中，首先进行系统级设计，包括子系统功能的划分、内部模块的连接和外部接口的定义，这部分主要通过原理图输入实现。在底层设计上，我们可以选择使用VHDL或ABEL-HDL语言进行描述，也可以利用ispEXPERTSYSTEM强大的宏库功能，同样以原理图形式进行设计。如图2所示，该电路的输入包括两位象限码D0和D1，它们来源于象限码锁存器，以及89判别标志A7、A3、A0，源自模90计数器的输出，当这三个标志均为"1"时，表示一个计数周期结束，需要在下一个计时脉冲到来时复位。控制器时钟CLK来自锁相环输出，频率为360fi，而移相输出触发器的时钟CLK1则来自数值比较器的"="输出，频率为4fi。
电路的输出包括三个端口：R作为计数器的同步清零信号，PD为锁相环鉴相器输入，均为系统内部的反馈信号；而OUT则是移相器的输出信号。在系统设计顶层，需要额外添加缓冲器，以便将OUT信号锁定在ispLS1016E的特定引脚上。
感应移相器的作用是将信号的相位移动一个角度。其工作原理根据不同的构成而存在差异。如晶体管电路，可在输入端加入一个控制信号来控制移相大小；在有些电路中则利用阻容电路的延时达到移相；在单片机控制系统还可利用内部定时器达到移相的目的。